本文来自微信公众号：芯东西（ID：aichip001）10nm、7nm、5nm……随着芯片制程节点越来越先进，研发生产成本持续走高，而良率日益下降，物理瓶颈正拖累摩尔定律的脚步。像搭乐高积木一样的小芯片（Chiplet）正成为AMD、英特尔、台积电、Marvell、Cadence等芯片巨头为摩尔定律续命的共同选择之一。以前芯片由多个IP核心集成后统一封装成单片芯片，而小芯片方法可将来自不同公司设计和封装的小芯片组合在一起，从而构建更为高效和经济的芯片系统。这种新型设计方法不仅能大大简化芯片设计复杂度，还能有效降低设计和生产成本。知名市场研究机构Omdia预测，小芯片将在2024年全球市场规模扩大到58亿美元，较2018年的6.45亿美元增长9倍。而长远来看，2035年小芯片市场规模有望增至570亿美元。围绕小芯片的新战事，正在将芯片性能进化引向更具经济效益的未来。一、续命摩尔定律！小芯片时代来了55年前，被推崇为芯片界“圣经”的摩尔定律预言：当价格不变时，集成电路上可容纳的晶体管数量每隔18~24个月会增加一倍，性能也随之提升一倍。当年摩尔定律的出现设定了极为关键的技术发展节奏基准，催化了科技市场欣欣向荣，为整个IT行业带来了难以估量的经济价值。使用先进节点的好处很多，晶体管密度更大、占用空间更少、性能更高、功率更低，但挑战也越来越难以克服。极小尺寸下，芯片物理瓶颈越来越难以克服。尤其在近几年，先进节点走向10nm、7nm、5nm，问题就不再只是物理障碍了，节点越进化，微缩成本越高，能扛住经济负担的设计公司越来越少。随着制程节点进化，芯片成本快速增长根据公开报道，28nm节点设计成本约为5000万美元，而到5nm节点，设计总成本已经飙高到逾5亿美元，相当于逾35亿人民币。而守住摩尔定律，关乎利润最大化，如果研发和生产成本降不下来，那么对于芯片巨头和初创公司来说都将是糟糕的经济负担。幸运的是，每当摩尔定律被唱衰将走到尽头，总会激发出科学家和工程师们创新构想，提出力挽狂澜的突破性技术，将看似走向终结的摩尔定律一再推向远方。基于小芯片的模块化设计，正是其中解决成本问题的一个极为关键的构想。二、小芯片的三大价值：开发快、成本低、功能多当前芯片设计模式常从不同IP供应商购买软核IP或硬核IP，再结合自研模块集合成一个片上系统（SoC），然后以某个制造工艺节点生产出芯片。而小芯片通过先进封装技术，能将多种不同架构、不同工艺节点、甚至来自不同代工厂的专用硅块或IP块集成在一起，可以跳过流片，快速定制出一个能满足多种功能需求的超级芯片产品。相比单片芯片，小芯片带来的好处是多重的。首先，小芯片开发速度更快。在服务器等计算系统中，电源和性能由CPU核心和缓存支配。通过将内存与I/O接口组合到一个单片I/O芯片上，可减少内存与I/O间的瓶颈延迟，进而帮助提高性能。其次，小芯片的研发成本更低。因为小芯片是由不同的芯片模块组合而成，设计者可在特定设计部分选用最先进的技术，在其他部分选用更成熟、廉价的技术，从而节省整体成本。例如，AMD第二代EPYC服务器处理器Ryzen采用小芯片设计，将更先进的台积电7nm工艺制造的CPU模块与更成熟的格罗方德12/14nm工艺制造的I/O模块组合，7nm可满足高算力的需求，12/14nm则降低了制造成本。这带来的好处是，7nm制程部分的芯片面积大幅缩减，而采用更成熟制程的I/O模块有助于整体良率的提升，进一步降低晶圆代工成本。综合来看，CPU核心越多，小芯片组合的成本优势越明显。最后，小芯片能灵活满足不同功能需求。一方面，小芯片方案具备良好的可扩展性。例如构建了一个基本die后，可能只用一个die可应用于笔记本电脑，两个可应用于台式机，四个可应用于服务器。另一方面，小芯片可以充当异构处理器，将GPU、安全发动机、AI加速器、物联网控制器等不同处理元素按任意数量组合在一起，为各类应用需求提供更丰富的加速选择。随着小芯片的优势逐渐显露，它正被微处理器、SoC、GPU和可编程逻辑设备（PLD）等更先进和高度集成的半导体设备采用。根据研究机构Omida统计，微处理器是小芯片最大的细分市场，支持小芯片的微处理器市场份额预计从2018年的4.52亿美元增长到2024年的24亿美元。同时，计算领域将成为小芯片的主要应用市场，今年有望占据小芯片总收入的96%。三、六年跋涉，从各自为营到走向标准化芯片巨头们对风向的变化尤为警觉，没有谁想从神坛上跌落。在守着最先进设计和制造技术的同时，他们必须为自己提前探好新的可行之径。也正因为如此，英特尔、AMD等芯片领军企业不仅成为最早的小芯片采用者和倡导者，也是推动小芯片标准化工作的核心贡献者。早在2014年，华为海思与台积电曾合作秀出一款采用台积电CoWoS技术的网络芯片，将16nm 32核Arm Cortex-A57与28nm逻辑和I/O芯片组合在一起，在相同功耗下速度较28nm HPM提升40%。台积电CoWoS示例2016年，Marvell和Kandou Bus宣布一项协议，Marvell采用了Kandou Glasswing IP作为芯片到芯片的接口，将多个芯片相连接。美国国防部高级研究计划局（DAPRA）则在2017年8月启动“通用异构集成及IP复用策略（CHIPS）”项目，这是DAPRA总投资15亿美元的“电子复兴计划（ERI）”中的一部分，意在促成一个兼容、模块化、可重复利用的小芯片生态系统。这些小芯片能将各种类型的第三方芯片像堆积木一样快速混搭成一个系统，实现数据存储、信号处理、数据处理等丰富的功能，还能将电路板整体尺寸缩小到常规芯片大小，从而提高能效。理想状态下，借助小芯片方法，芯片设计公司只需专注于自己擅长的IP，而不必担心其余IP，既有助于提升核心创新能力，又经由多种IP设计分摊了研发成本。DAPRA向英特尔、美康、Cadence、思诺思科技等芯片企业以及一些大型军工企业、高校科研团队伸出橄榄枝，邀请他们作为项目的主承包方。作为CHIPS项目的核心成员之一，英特尔推出高级接口总线（AIB），作为chiplet架构的免版税die-to-die接口标准。例如，英特尔的Stratix 10、Agilex FPGA均使用相同的AIB接口来集成多种不同的小芯片。在CHIPS项目的支持下，许多不同企业及高校正在用AIB打造小芯片系统。英特尔也是开放计算项目开放特定域架构 （OCP ODSA）基金会的成员，该基金会正在促进标准和技术的发展，以帮助实现高级封装策略。英特尔将其服务器处理器、FPGA、PC芯片等作为小芯片技术的商业试炼场，AMD亦将小芯片用在了服务器和客户端CPU中。2017年，AMD在其Zen 2架构中用小芯片来开发Epyc服务器处理器Naples，随后又在次年推出的企业级EPYC处理器Rome中支持8个小芯片，最多支持64个核心。AMD在2019年推出的Zen 2处理器系列，单核性能首次超过英特尔。四、粘连小芯片的关键“胶水”具体打造小芯片系统的过程，可就不像搭乐高积木那么简单了。如何选择不同小芯片的设计方案、怎样实现小芯片间的连接等一系列权衡均会影响最终的处理速度、功耗和成本。其中，为了达到接近或媲美单片芯片的性能需求，承担着“拼接”、“组装”功能的先进封装和互连技术尤为重要。高带宽互连技术则在小芯片之间搭建了一条条“高速公路”，而2.5D、3D先进封装技术能大幅缩减芯片尺寸，提供更优化的复杂芯片集成方案。这些技术的持续演进，正为小芯片的兴起提供关键的技术支柱。1、AMD：Infinity Fabric与X3DAMD从第一代Zen架构处理器开始引入了自研芯片内、外部互连技术Infinity Fabric（IF）。该技术集数据传输与控制于一体，由用于传输数据的Infinity Scalable Data Fabric（SDF）和负责控制的Infinity Scalable Control Fabric（SCF）两部分组成。IF总线可根据不同SoC优化配置，不仅能实现多个小芯片间的高速互连，也能实现服务器中多个CPU插槽间的高速互连，第二代IF总线还能提供CPU到GPU的连接，不过CPU到GPU的连接仍然基于PCIe。AMD先进封装技术进化历程在今年的财务分析师会议上，AMD透露了将于今年年底发布的Zen 3架构处理器中，IF总线将升级到第三代，可实现CPU与GPU之间的内存一致性，通过减少数据移动进一步提升性能并减低延迟。下一代IF被称为Infinity Architecture，总线带宽是PCIe 4.0的两倍，最多支持8个GPU芯片的连接，而且还支持CPU到GPU的连接，预计这将给未来的APU带来更大的性能提升。AMD第三代IF总线性能按照AMD的路径规划，首批Zen 3架构处理器将率先用于EPYC服务器处理器中，之后再用于桌面处理器。在此前的Zen架构上，AMD已尝试过多种MCM（Multi-chip module）封装。据悉，AMD计划在未来的产品中引入一种结合2.5D和3D堆叠的新封装技术X3D，具体详情尚未透露，预计会现身于Zen 4处理器。2、英特尔：EMIB、Foveros、ODI英特尔的高级封装产品包括2.5D EMIB、3D堆叠Foveros以及两者组合而成的Co-EMIB。嵌入式多互连桥（EMIB）可以被看作将两个小芯片连接在一起的高密度桥梁，在二维平面上实现Die-to-die的互连。它是一块非常薄的硅中介层，微型凸点密度远高于标准封装基板。使用EMIB，可以准确在所需位置使用高密度互连，在其他位置用标准封装基板互连，这样就可以节约一定成本。英特尔EMIB技术英特尔当前有两种基于EMIB的解决方案。（1）移动PC处理器Kaby Lake-G：用EMIB集成AMD Radeon GPU和HBM，然后在封装内用PCIe来集成GPU和英特尔CPU，从而实现更紧密地协作和更小的尺寸。（2）Stratix 10 FPGA：中央FPGA周围有6个小芯片，包括4个高速收发器小芯片和2个高带宽存储小芯片。英特尔在示例中集成了来自3个不同代工厂的6个不同技术节点。截至今年1月，英特尔已经出货了200万个基于EMIB封装的芯片。随着该技术日益普及，其应用范围将覆盖至PC、服务器、5G芯片、GPU显卡等。除了EMIB外，英特尔还研发了3D封装技术Foveros，通过硅通孔（TSV），能像盖房子一样将逻辑芯片模块层层堆叠，不仅将不同IP模块有机结合，还节省了芯片空间，并保证功耗不会显著增加。Lakefield内部架构去年1月，英特尔发布Lakefield移动处理器产品，它有两个有意思的技术要点，一是有具有不同内核的big.little混合体系架构，另一个即是小芯片设计。在Lakefield中，计算芯片（Compute die）负责计算处理，采用最先进的10nm、7nm、5nm工艺；基础芯片（Base die）主要实现I/O功能，性能相对不敏感，可采用22nm等成熟制程工艺。为了适应更轻薄的物联网、边缘计算等场景，英特尔推出的Co-EMIB将EMIB的横向拼接能力和Foveros的纵向叠加能力相结合，通过EMIB连接多个3D Foveros芯片，制造出比单片芯片更大的灵活可扩展芯片设计，同时能实现近乎于SoC级高度集成的低功耗、高带宽、高性能表现。在此基础上，英特尔提出全方位互连（ODI）微缩技术，顶部芯片可像EMIB一样实现小芯片之间的水平通信，也可以像Foveros一样通过硅通孔（TSV）与底层裸片进行垂直通信，从而实现以前3D堆叠无法达到的性能。3、台积电：LIPINCON、CoWoS、SoIC2019年6月，台积电在日本举办的超大规模集成电路研讨会（VLSI Symposium）期间展示了一颗自研7nm小芯片This。This尺寸为4.4x6.2mm，采用CoWoS晶圆基底封装和双芯片结构，一个芯片内建4个Cortex A72核心，另一个内建6MiB三缓。同时，台积电还开发了称之为LIPINCON互连技术，信号数据速率8GT/s。Chip-on-Wafer-on-Substrate（CoWoS）是台积电设计的基于2.5D晶圆级多芯片封装技术，各芯片通过硅中介层上的微型凸块结合在一起，形成晶圆上芯片（CoW），然后将CoW减薄，露出TSV通孔。台积电CoWoSCoWoS和InFO均为2.5D封装技术，前者侧重于高端市场，连线数量偏多，后者针对高性价比市场，连线数量相对较少。基于CoWoS与多晶圆堆叠（WoW，Wafer on wafer）技术，台积电研发了新一代3D封装技术SoIC，可将不同尺寸、制程工艺及材料的小芯片组合。相较传统3D封装技术，SoIC的凸块密度和传输成本更高，功耗更低，且能通过与CoWoS或InFO技术集成其他芯片，打造3D x 3D系统级解决方案。4、CEA-Leti：有源中介层在今年的IEEE固态电路会议（ISSCC）上，法国研究机构CEA-Letu用6个16核小芯片创造了一个96核处理器，算力达到220 GOPS，功率为156mW。硅中介层和嵌入式硅桥是满足数据速率和延迟需求的关键技术。此前常用于小芯片集成的大规模中介层技术有2.5D无源中介层、有机衬底和硅桥等。这些技术普遍存在的缺点是不能实现灵活的远距离小芯片间通信，因而难以连接更多小芯片。它们还难以实现异构小芯片的平滑集成和低扩展功能的轻松集成。对此，CEA-Leti引入了有源中介层（active interposer）技术和3D堆叠技术来克服这些限制，以实现大规模计算系统的设计。该芯片将6个采用意法半导体28nm FDSOI制造工艺的小芯片堆叠在一个到200mm²的有源中介层上，该中介层将直通硅通孔（TSV）嵌入到65nm技术节点。CEA-Leti芯片显微照片、3D截面、封装和技术功能每个小芯片包含16个MIPS32v1核心，有源中介层集成了开关电容器稳压电路、灵活的分布式互联和将内核的片上存储器各个部分连接在一起的网络，可提供节能的多核计算架构。整个系统架构在所有小芯片计算区块之间提供了完全可扩展的分布式缓存一致性架构，这些架构通过活动中介层互连。该架构允许通过缓存层次结构轻松部署软件，从而实现高达512核的完整系统可扩展性。CEA-Leti的科学总监Pascal Vivet认为，不同供应商的小芯片接口未必兼容，需要一种能将它们粘合在一起的新方法，而有源中介层是小芯片技术的最佳选择。五、结语：通向下一节点的低成本路径小芯片并非完美的，如今在小芯片探索的道路上，流量拥堵、散热、电源管理、测试等问题均是系统架构设计仍待克服的主要挑战。尽管有DAPRA CHIPS、OCP ODSA等项目在着力推进小芯片接口标准化，但独立第三方小芯片供应的商业模式何时能在芯片产业中普及，当前尚未可知。也许任何一种方法很难“单枪匹马”就挽救摩尔定律，但不可否认的是，小芯片这种新兴方法正在改变芯片的设计和集成策略，以更灵活的混合搭配系统方案，为芯片公司提供了迁移到下一个节点的低成本路径。处于这样一场新革命的开端，无疑是一件激动人心的事。本文来自微信公众号：芯东西（ID：aichip001）

英特尔在高端技术上的策略错误，意外让后起之秀台积电坐上主导全球芯片制造的龙头宝座，这种因为巨人对手的错误而得利，甚至攀上全球颠峰的案例算少见。不过，从 2019 年起英特尔“硬起来”了，不但“孵化” 4 年的 10 nm 技术量产，披露一连串最新封装技术，对上台积电的 SoIC 技术，两大巨头的“真 3D ”封装正式过招，究竟鹿死谁手，仍有一番较量。台积电有两大竞争对手，一是过去一直仰望的英特尔，二是过往处于平行线的三星，但这几年却积极从“存储赛道”转到“逻辑赛道”，导致彼此频频过招。即使是英特尔在高端工艺技术上屡次失误，台积电仍是十分尊敬英特尔，认为其技术研发底气强大，台积电创办人张忠谋更表示“永远不要小看英特尔”。对于三星，张忠谋曾表示佩服其为完成目标而展现的凝聚力，但因近年来两家公司在高端工艺竞争上常常擦枪走火，彼此时常“斜睨”对方。英特尔绝地大反攻台积电与三星频频较量，且屡次胜出的关键，除了在高端工艺技术上不手软地砸钱，保持巨大的研发能量外，在 10 年前就看到要延续摩尔定律的寿命，唯有解开后端“封装”技术的瓶颈，因此部署重兵在封装领域。英特尔虽然在 10 nm 工艺技术上延迟 4 年，导致全球芯片制造的龙头宝座拱手让给台积电，但从 2019 年开始，英特尔展开绝地大反攻。英特尔日前更在旧金山登场的 SEMICON West 中，强调能同时提供 2D 和 3D 封装技术，分享 3 项重大封装的全新技术架构：第一是 Co-EMIB 技术：英特尔先前已经有嵌入式多芯片互连桥接 EMIB（ Embedded Multi-die Interconnect Bridge），这是一款 2D 的封装技术，在之前的“架构日”（ Architecture Day ）也宣布 3D 封装技术 Foveros 的诞生。这次英特尔进一步提出 Co-EMIB 技术，基于 2D 封装技术 EMIB 和 3D 封装技术 Foveros，利用高密度的互连技术，实现高带宽、低功耗，并实现有竞争力的 I/O 密度，全新的 Co-EMIB 技术可连结更高的计算性能，能够让两个或多个 Foveros 元件互连，基本达到单芯片性能。第二是英特尔的互连技术 ODI（Omni-Directional Interconnect），提供封装中小芯片之间，无论是芯片或模块之间的水平通信或是垂直通信，互联通信都有更多灵活性。ODI 封装技术利用大的垂直通孔直接从封装基板向顶部裸片供电，比传统的硅通孔大得多且电阻更低，可提供更稳定的电力传输，同时通过堆叠实现更高带宽和更低时延。再者，利用这种方法可以减少基底芯片中所需的硅通孔数量，可减少面积且缩小裸芯片的尺寸。第三是 MDIO ：是基于先进接口汇流排 AIB（ Advanced Interface Bus ）发布的 MDIO 全新裸片间接口技术。MDIO 技术支持对小芯片 IP 模块库的模块化系统设计，能够提供更高能效，实现 AIB 技术两倍以上的速度和带宽密度。毫无疑问，英特尔与台积电都将“大炮”对准 3D 封装技术，这个“后摩尔定律”时代最至关重要的战场。3D 封装技术的三大挑战英特尔之前提出的 Foveros 全新的 3D 封装技术，就已经让市场十分惊艳。因为 3D 堆叠技术已在存储领域实现了，但要堆叠不同逻辑产品，则是一个巨大的技术门槛。英特尔就是想把芯片堆叠从传统的被动硅中介层（ passive interposer ）与堆叠存储器，扩展至堆叠高效能逻辑产品如 CPU 、 GPU 、 AI 芯片等，实现业界常常在谈论的“异质堆叠集成”技术，且不单是芯片堆叠，还做到不同 Wafer 之间的直接贴合。英特尔为了以封装技术全面大反攻，也大力借助“小芯片”（ chiplet ）概念，让存储和运算芯片能以不同组合堆叠。Foveros 这项 3D 封装技术可以将产品分解成更小的“小芯片”，其中的电源传输电路、 SRAM 、 I/O 元件可以建入底层的基础芯片（ base die ）当中，而高效能逻辑芯片则堆叠在上面，同时 Foveros 也具备在新的装置设计中混搭各种硅知识产权（ IP ）模组、各种存储、 I/O 元件的弹性。英特尔第一个使用高端 Foveros 封装技术产品，将是结合 10 nm芯片的“ Lakefield ”处理器，根据英特尔之前宣布，会在 2019 年问世，这不但是英特尔继 2018 年宣布推出 2D 封装技术的 EMIB 之后另一大突破，更等同是对台积电日前披露的 3D 封装技术 SoIC 下战帖。英特尔的 Lakefield 处理器预计是在单一芯片上采用 10nm 技术的 Sunny Cove 架构为主核心，另外再配置 4 个 10nm 的 Tremont 架构做为小核心，且内建 LP DDR4 存储控制器等，之所以可以把这么多的运算和处理元件都包在一颗单芯片中，秘诀就在 Foveros 封装技术。再者，未来英特尔也会将 Foveros 封装技术从 10nm 推进至 7nm，通过 3D 封装来延续摩尔定律。不过， Foveros 技术因为是堆层堆叠，非常考验散热，加上生产良率是一大问题，以及上下层的供电稳定性，因此可以说，目前 Foveros 封装技术三大项挑战分别为散热、良率、供电等。“3D 封装元年”将至台积电日前在批露最高端封装技术 SoIC（system-on-integrated-chips）技术时，市场也直言“真正的 3D IC 终于来了”， SoIC 预计从 2020 年起贡献营收，并将在 2021 年创造显著收入贡献。台积电在封装技术上陆续推出 2.5Ｄ的高端封装技术 CoWoS（Chip-on-Wafer-on-Substrate），以及经济型的扇出型晶圆InFO（ Integrated Fan-out ）都非常成功，可以说一路从三星手上分食苹果订单，到独享苹果订单，靠的就是封装技术领先对手，将其产业地位推上另一个高峰。早在 10 年前台积电就看出随着半导体前段工艺的快速微缩，后段封装技术会跟不上前段工艺的脚步，台积电技术往前冲刺的脚步会因此被拖累，等到那时，摩尔定律真的会失效，因此毅然决定投入封装技术，在 2008 年底成立导线与封装技术集成部门（Integrated Interconnect and Package Development Division, IIPD )。可以观察到，全球半导体龙头霸主的地位，当中一大关键系于“ 3D 封装技术”，2020 年将陆续进入 3D 封装量产的时间点。英特尔第一个采用 Foveros 封装技术的“ Lakefield ”处理器预计 2019 年下半问世，但因为 COMPUTEX 中没有宣布相关细节，不知时程是否有变化，而台积电的 SoIC 封装预计 2020 年小量贡献营收，因此，可说 2020 年是“ 3D 封装元年”，届时又是摩尔定律的一大里程碑，预计英特尔、台积电祭出的“真 3D ”封装技术将带来新一轮的厮杀。

晶圆级封装顺应时代趋势沿着宽敞整洁的柏油马路一路驱车进入环境宜人的厂区，映入眼帘的是错落有致、分布井然的几栋浅色建筑；走进窗明几净的办公楼，一间间安静的会议室墙面都被设计成了大小适中的玻璃板，玻璃板上文字和图标似乎还在等待它们的主人。这里是苏州晶方半导体科技股份有限公司（以下简称晶方科技）位于苏州工业园区的三号厂区，也是研发与生产的“大本营”。10多年来，晶方科技正是在这里深耕影像传感器领域的先进封装技术。“我们创立初期引入以色利的技术到国内，在这个基础上进行消化、吸收、再创造，慢慢融入影像传感器封装行业。”苏州晶方半导体科技股份有限公司副总经理刘宏钧对《中国电子报》记者说，“研发能够带来更多客户并孕育更多龙头企业，对整个先进封装行业的发展起到了很大带动作用。”通过海外技术引进，自研开发，与客户合作等多种手段，晶方科技逐步扩充和完善了自身的专利布局和工艺积累，逐渐构筑起了一条以知识产权和晶圆级工艺为核心的先进封装“护城河”。晶圆级封装顺应时代趋势记者进入厂区，随处可见的晶方科技公司名称英文缩写“WLCSP”。事实上，这个英文缩写是晶圆片级芯片规模封装（Wafer Level Chip Scale Packaging）的简称，作为国内率先进入先进封装行业的领头企业，这个缩写代表了晶方科技一直以来对晶圆级封装技术的不懈追求。随着移动电子产品趋向轻巧、多功能、低功耗发展，在更小的封装面积下需要容纳的引脚数越来越多。为了从封装层面解决问题，晶圆级芯片封装应运而生。不同于传统的“先切割、再封测”的芯片封装方式，晶圆级芯片封装方式是先在整片晶圆上利用前道晶圆制造的晶圆键合技术、光刻技术、蚀刻技术、再布线技术一次性完成封装，然后才切割成一个个的IC颗粒，封装后的尺寸面积等同IC裸晶的原设计尺寸，利用晶圆级技术完成后的封装尺寸相比传统封装至少缩减20%。晶圆级芯片封装，以及由此衍生而出的TSV（硅通孔）技术，SiP（系统级封装）技术和FanOut（扇出技术）无疑是顺应时代发展潮流的技术趋势。晶方科技在2005年创立之初就敏锐地观察到了封装行业这一重要发展趋势，并坚定选择了晶圆级封装技术赛道。但正如任何技术一样，所有研发与创新都不是一蹴而就的，晶方科技在晶圆级封装领域的发展之路同样是一段较为漫长的“旅程”。上世纪90年代，以色列Shellcase公司（后更名为EIPAT）开发出了几种晶圆级芯片尺寸封装技术，并在当地开设工厂。但由于技术超前并且远离市场，这几种晶圆级芯片尺寸封装技术在市场上的应用情况并不乐观，因此这家公司一直处于亏损状态，其母公司Infinity集团一直在寻找新的投资合作机会。2001年，适逢中国加入世界贸易组织，国家对外开放步入新阶段，与以色列的科技合作日趋紧密。几乎是在同一时间，中国各地掀起投资高科技项目的热潮，身处改革开放前沿的苏州工业园区更是在集成电路领域拥有强劲而迅猛的发展势头。当时，偶然得知Shellcase发展现状的晶方科技创始人王蔚就非常看好晶圆级芯片封装技术未来的发展前景，因此积极撮合Shellcase来苏州开拓市场。在园区管委会的支持下，2005年6月，Shellcase、中新创投、英菲中新共同设立了晶方科技，Shellcase将技术授权给晶方科技使用，中新创投、英菲中新等提供资金支持。刘宏钧向《中国电子报》记者介绍，在引进以色列公司Shellcase的先进技术后，晶方科技对这些新技术进行了消化和吸收，依托国内市场发展的机遇，填补了国内晶圆级芯片尺寸封装技术的空白，并且在8英寸的基础上投产建设了国际领先的12英寸量产线。近年来，晶方科技更是利用自身的IP优势和技术积累，加快建设了符合车规要求的生产线，这些技术和工艺为公司构筑起了一条先进封装的“护城河”。通过不断的技术研发，晶方科技吸引到了更多国内外一线客户，在移动通信，安防监控，医疗可穿戴，汽车电子等行业成为先进封装技术的引领者。技术更新迭代适应市场需求在与以色列公司Shellcase的新技术碰撞出不一样的“火花”之后，晶方科技在技术的更新和迭代方面并没有停下脚步。沿着“引进、消化、吸收、再创新”的这条道路，晶方科技持续推动封装技术迭代更新与自主化。“公司目前拥有四大核心技术，分别是晶圆级先进封装技术、传感器微型化方案的技术、光电一体化集成技术和异质结构系统化封装技术。”刘宏钧告诉《中国电子报》记者。接下来，基于新兴市场需求，晶方科技将瞄准传感器为主的领域，通过研发、海外技术并购等方式，积极拓展布局先进封装技术，特别是异质结构封装技术，继续利用自身高集成、高密度、微型化的封测技术优势，巩固目前传感领域的市场与产业链地位，积极拓展3D智能传感应用领域，提升3D传感芯片、微型光学器件及模组的光电类传感器模块制造能力，为快速发展的3D传感、人工智能、物联网、汽车电子、工业自动化和安防监控等行业提供所需的先进封装解决方案。

芯片的功能越来越多，Die不得不越来越大，这时候就出现不可调和的矛盾，当晶体管没有办法往下压缩的时候，需要Die的面积越来越大，而Die的面积也是有极限的，也就是光刻机光照Mask的极限。CPU、GPU等高效能运算(HPC)芯片性能要求持续提升，而传统的封装方式已经不能满足需求。相对这些传统方式，2.5D/3D封装可以提供7~8倍以上的I/O增量，并可以在原有空间整合更多芯片，很多厂商开始进军这一领域，英特尔Lakefield 就是首个3D封装工艺的CPU。空间有限，2.5D和3D 芯片设计有何不同？2.5D封装IC中，逻辑芯片和其他存储部分在中介层上挨个排列，而3D封装中逻辑和存储部分直接堆叠起来，3D封装可以理解为一堆到顶，不管是啥芯片一直往上叠加，看似简单粗暴，但是这样封装后的发热、电磁兼容等问题又出现了。近日，EDA领域巨头Cadence正式交付全新的3D-IC平台Integrity 3D-IC，这是业界首款完整的高容量 3D-IC 平台，可以将设计规划、物理实现和系统分析统一集成于单个管理界面中，能帮助芯片设计师快速规划出芯片堆叠的方式。如今，各家AI厂商都在推GPT3级别的超大模型，所需的超大计算量对芯片也提出了更高的要求，5G通信，自动驾驶汽车等新兴领域也对芯片提出了个性化的要求，Integrity 3D-IC 平台提供独一无二的系统规划功能，集成电热和静态时序分析(STA)，以及物理验证流程，可以实现快速、高质量的 3D 设计收敛。同时，3D exploration 流程可 以通过用户输入信息将 2D 设计网表直接生成多个 3D 堆叠场景，自动选择最优化的 3D 堆叠配置。值得一提的是，该平台数据库支持所有的 3D 设计类型，可以帮助工程师在多个工艺节点上同步创建设计规划，并能够与使用 Cadence Allegro封装技术的封装工程师团队和外包半导体组装和测试(OSAT)供应商无缝协作。由于覆盖了完整的芯片设计链条，Integrity 3D-IC 集成了很多Cadence的产品，优化了用户界面，为设计师提供统一的交互方式，执行相关的系统级3D系统分析流程，芯片设计工程师可以更快的上手。为了能解放设计者的生产力，平台提供了统一的管理界面和数据库：SoC和封装设计团队可以对完整系统进行完全同步的协同优化，更高效地将系统级反馈集成采纳。完整的3D-IC堆叠规划系统，支持所有3D设计类型，帮助设计师管理并实现原生3D堆叠。与Cadence InnovusTM Implementation System设计实现系统通过脚本直接集成，简单易用，通过3D裸片分区、优化和时序流程实现高容量数字设计。通过早期电热及跨芯片STA，能够创建稳健的3D-IC设计，利用早期系统级反馈优化全系统PPA。与Virtuoso设计环境和Allegro封装协同设计，通过层次化的数据库设计，工程师可以将设计数据从Cadence模拟及封装环境无缝迁移至系统的不同环节，快速实现设计收敛，提高生产效率。最后，通过与QuantusTM Extraction Solution提取解决方案和TempusTM Timing Signoff Solution时序签核解决方案提供集成化的IC签核提取和STA，同时还集成了SigrityTM技术产品，ClarityTM 3D Transient Solver及CelsiusTM Thermal Solver热求解器，从而可以一站式完成电磁干扰、信号完整性/功耗完整性分析等功能。